NIKKEI——日本经济新闻中文版

英特尔展示了以UCIe标准连接的芯片的试制品（照片：英特尔）

       在半导体微细化带来的性能提高笼罩阴影的情况下，作为替代技术而备受关注的技术是“芯粒（Chiplet）”。准确地说，芯粒是指按功能进行分割的较小的芯片。在今后的尖端半导体领域，把制程代际和功能不同的芯粒像积木一样组合起来、像一个芯片那样使用的技术将变得重要。

“芯粒”的概要（来源：日经XTECH）

        近年来，在制程的微细化方面，除了技术壁垒越来越高之外，设备投资也日渐庞大。这使得世界上只有少数几家企业能够参与竞争。在这种背景下，代替微细化、提升半导体性能的新技术受到期待。芯粒就是其中之一。通过制造芯粒，只有需要较高处理能力的部分用最先进的制程制造，而输入输出等性能要求不高的部分用可靠性高的老制程来制造，这将变为可能。

        像这样将多个芯粒组合在一起的技术被称为“芯粒集成”，如果以更高层次的视角理解，则称为“异构集成（Heterogeneous integration,HI）”。在美国半导体研究联盟（Semiconductor Research Corporation，SRC）2023年10月发表的替代微细化的新发展蓝图“Microelectronics and Advanced Packaging Technologies（MAPT） Roadmap”中，异构集成被认为将引领今后的半导体技术发展。

       日本企业迎良机

       芯粒的趋势正在席卷整个半导体供应链。其象征是2022年宣布成立的推进芯粒之间连接标准化的团体“Universal Chiplet Interconnect Express（UCIe，通用芯粒互连技术）”的创始成员。包括代工厂商、IDM（垂直整合制造商）、大型无厂企业、OSAT（后工序企业）、知识产权（IP）供应商等广泛业态的半导体企业。具体来说，包括台湾日月光投资控股（ASE）、美国Advanced Micro Devices（AMD）、英国ARM、美国Intel（英特尔）、美国Qualcomm（高通）、韩国Sumsung Electronics（三星电子）、台湾积体电路制造（TSMC、台积电）等企业。不仅是半导体行业，作为半导体使用者的Google Cloud（谷歌云）、Meta Platforms和微软等美国IT巨头也参与其中。

        芯粒的兴起对日本企业来说也是好机会。芯粒集成属于被称为半导体制造“后工序”的领域。后工序与在晶圆上形成电路图案的“前工序”相对，是切割电路形成后的晶圆、通过配线和树脂封装等使芯片达到可安装在印刷基板上的状态。一些专家认为，为了实现芯粒的集成，后工序也会大量使用前工序的技术，因此会产生被称为“中工序”的工序。

         日本有很多在后工序的制造设备和原材料方面引领世界的企业。例如，迪思科在切割晶圆的切割设备领域拥有压倒性的份额。而在后工序材料方面，Resonac是全球销售额第一。在欧洲半导体研究机构imec长期从事研究的日本横滨国立大学研究生院工学研究院系统的创生部门准教授井上史大结合自己在imec的经验,表示“在半导体领域，提到日本就会想到制造设备和材料”。实际上，台积电和三星电子等海外大企业为了在日本获得芯粒技术而设有研发基地。

        课题是兼顾成本与性能

        芯粒面临的挑战主要是性能和成本之间的平衡。目前，在图像（视频）处理、人工智能（AI）、数据中心用高性能计算（HPC）等不计成本的领域，运用芯粒的例子很多。

        例如，芯粒的连接可以采用将芯片并排放置在硅（Si）制布线用芯片“中介层（Interposer）”上的方法。但是，硅中介层非常昂贵。因此，业界正在研究使用有机材料中介层、被称为Bridge的更小芯片、用铜和绝缘层制造的RDL（重布线层）等方法。

        另一个挑战则是芯片之间的连接。目前使用的是焊锡，但在使用焊锡的情况下，很难实现可放置的电极间距的微小化。在此背景下，不使用焊锡的混合键合（Hybrid Bonding）等方式被提出。

        使用不同材料时，因热膨胀系数的差异和封装的大型化而产生的翘曲也成为课题。此外，在进行三维方向上堆叠芯片的“三维（3D）封装”时，由于其他芯片覆盖在发热的芯片之上，散热变得困难。一家从事半导体后工序用零部件的企业的业务负责人表示，“最终，良品率将成为最重要因素”。

        松元则雄 日经XTECH

资料来源：日经XTECH

https://xtech.nikkei.com/atcl/nxt/column/18/00001/08624/

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